Wie werden interne Signale eines unteren Moduls an ein oberes Modul in VHDL übertragen?

Wie kann ich die internen Signale meines VHDL-Quellcodes auf meine Testbench übertragen, damit ich sie als Wellenformen anzeigen kann? Ich benutze Active HDL. Ich würde gerne wissen, ob es eine werkzeugunabhängige Methode gibt, um mein Ziel zu erreichen. Jede Hilfe wird geschätzt.

Ich bekomme diesen Fehler jetzt.

Mein Quellcode ist

entity SPI_DAC is
    Port ( 
    -- inputs and oututs
    )
end SPI_DAC;

architecture Behavioral of SPI_DAC is 
    --These are my internal signals 
    signal ch1_byte_data_sent       : STD_LOGIC_VECTOR(23 downto 0)     := x"000000"; 
    signal ch1_byte_cmd_sent        : STD_LOGIC_VECTOR(23 downto 0)     := x"000000";
    --and a few other signals
begin 
    --functionality 
end Behavioral;

Mein Testbench-Code ist

entity tb_spi_dac is
end tb_spi_dac;

architecture behavioral of tb_spi_dac is
    component spi_dac
    port(
    --declaration, inputs and outputs
    );
    end component;
begin
    uut: spi_dac port map(
    --map ports
    );
    --stimulus process
end;

Was Sie suchen, werden in VHDL als externe Namen (oder hierarchische Namen) bezeichnet. Sie können verwendet werden, um die Sichtbarkeit des Bereichs / der Hierarchie zu umgehen. Die Syntax entspricht dem folgenden Beispiel.

<<signal path_name : std_logic_vector(7 downto 0)>>

Sie können auch auf Konstanten und Variablen mit externen Namen zugreifen. Sie müssen jedoch den Typ im externen Typ ändern. Sie können externe Namen direkt für den Lese- / Schreibzugriff verwenden. Sie sollten jedoch Aliase verwenden, um die Lesbarkeit zu verbessern.

alias signal_name is 
    <<signal path_name : std_logic_vector(7 downto 0)>>;

Der externe Name muss den Pfad zu dem Element enthalten, auf das Sie zugreifen möchten. Der Pfad kann entweder absolut oder relativ sein. Die einzelnen Elemente in Ihrem Pfad sind durch Punkte getrennt. Beachten Sie, dass Sie die Bezeichnungen der Instanz / des Prozesses / der Entität / ... und nicht den Namen angeben müssen. Der absolute Pfad beginnt mit einem .gefolgt vom Namen Ihrer obersten Ebene. Für relative Pfade können Sie ^in der Hierarchie nach oben gehen. Wenn Sie Konstanten / Signale aus einem Paket verwenden, können Sie auch @in eine Bibliothek wechseln.

Ein Beispiel für einen absoluten Pfad ist

.tb_name.instance_label.sub_instance_label.signal_name

Um von der Testbench aus auf dasselbe Element mit relativen Namen zuzugreifen, können Sie verwenden

instance_label.sub_instance_label.signal_name

Wenn Sie über die Subinstanz, die Sie verwenden können, auf ein Testbench-Signal / eine Testbench-Konstante zugreifen möchten

^.^.constant_name

Um auf eine andere Konstante in einem Konfigurationspaket in der Konfigurationsbibliothek zuzugreifen, können Sie verwenden

@config.pkg_name.other_constant_name

Sie können den Design- / Bibliotheksbrowser Ihres Simulators verwenden, wie David darauf hingewiesen hat, um den richtigen Pfadnamen zu finden.

Diese Funktion wurde in VHDL-2008 hinzugefügt, sodass sie von allen Tools unterstützt werden sollte, die bereits VHDL-2008 unterstützen (einschließlich ActiveHDL, glaube ich). Die meisten Simulatoren verwenden standardmäßig nicht VHDL-2008, bieten jedoch ein Befehlszeilenargument oder eine Konfigurationsoption, um es zu aktivieren.

Wie kann ich die internen Signale meines VHDL-Quellcodes auf meine Testbench übertragen, damit ich sie als Wellenformen anzeigen kann?

Ein Prüfstand impliziert eine Simulation - eine Entität ohne Ports ist im Allgemeinen nicht für die Synthese geeignet.

Obwohl ich Active-HDL noch nie verwendet habe, gibt es meines Erachtens einen Entwurfsbrowser, mit dem Sie Signale in Ihrer Hierarchie auswählen können, die in Ihrer Wellenform angezeigt werden sollen. Siehe Aldecs Zusammenstellungs- und Simulationsvideo (5:02, min: sec).

Und ungefähr jetzt habe ich den Eindruck, dass das Video Verwirrung stiften könnte, vielleicht in diesem speziellen Fall.

Um 2:22 Uhr ab Ende zeigt das Video eine do-Datei (Makro), die die Simulation steuert:

Wo wir sehen, wurde jedes Signal in der obersten Ebene des Entwurfs mit dem Wellenbefehl zur Wellenformanzeige hinzugefügt. Es sollte auch möglich sein, ein Signal an einer beliebigen Stelle in der Entwurfshierarchie anzugeben.

Die Grundidee ist, dass viele Simulatoren es Ihnen ermöglichen, die Planung von Signalen (und einigen Variablen) für die Wellenformanzeige zu planen.

Dieses kurze Video zeigt einfach keine Signale für untergeordnete Hierarchieebenen. (In einer kurzen Videopräsentation steckt viel voll).

Ich würde gerne wissen, ob es eine werkzeugunabhängige Methode gibt, um mein Ziel zu erreichen.

Wie oben erwähnt, scheint Ihr Ziel darin zu bestehen, interne Signale als Wellenformen zu betrachten.

Nun zu den schlechten Nachrichten: Es gibt keine Standardisierung für Simulatorfunktionen oder -schnittstellen, Planungssignale für den Wellenformspeicherauszug usw. Diese sind alle implementiert.

Es ist so gut wie garantiert, dass Sie Signale überall in einer Entwurfshierarchie an einen Wellenform-Viewer oder eine Wellenform-Dump-Datei mit jeder simulierten Implementierung ausgeben können. Die Methode hierfür ist die Implementierung definiert.

Die gute Nachricht ist, dass sie dazu neigen, Konzepte voneinander zu kopieren, z. B. do-Dateien, die Sie programmgesteuert für die Portabilität generieren können, indem Sie eine gemeinsame Datenbank verwenden , die die Funktionsüberprüfung auf mehreren Implementierungsplattformen beschreibt und Unterschiede in Syntax und Semantik überwindet. Es würde wahrscheinlich auch Unterschiede in der Syntax der Befehlszeilenschnittstelle zum programmgesteuerten Aufrufen der Tools geben.

Die Idee der Portabilität umfasst nicht mehrere GUIs.

Tools wie xilinx bieten die Möglichkeit, interne Signale anzuzeigen.

Eine einfache werkzeugunabhängige Methode besteht darin, separate Ausgangsleitungen zu deklarieren und die internen Signale mit diesen Leitungen zu verbinden.

Wenn Sie die Signale in der Testbench deklariert haben, aber keine Ausgabe sehen können, liegt möglicherweise ein Problem in der Instanziierungsanweisung vor, in der Sie die zu testende Entität instanziieren. Überprüfen Sie mithilfe einer Entitätsinstanziierungsanweisung oder einer Komponenteninstanziierung, ob Sie sie korrekt instanziiert haben. Stellen Sie sicher, dass die Signale in Ihrer Testbench mit der zu testenden Entität verbunden sind. Wenn das Problem dadurch nicht behoben wird, veröffentlichen Sie den Testbench-Code, damit wir Ihnen helfen können.