Ich entwerfe eine Schaltung und eine Leiterplatte zum Ansteuern von 7 DACs von einem FPGA. (DAC ist AD9762 )
Wäre es möglich, die Takteingänge aller 7 DACs mit einem einzigen Takteingang (von einem PLL-Ausgangspin) des FPGA anzusteuern? Oder ist das ein Rezept für eine Katastrophe?
Es wird eine Single-Ended-Uhr mit einer max. freq. von 125 MHz.
Oder sollte ich einen Taktpuffer verwenden, um den Takt vor jedem DAC-Takteingang zu puffern?
Wenn ja, ist dies ein guter Taktpuffer? ( NB3N551 )
Gibt es eine bessere, die ich verwenden kann?
Bearbeiten: Entschuldigung, ich hätte erwähnen sollen: Alle DACs befinden sich auf einer 5 "x 5" -Platine, die über ein kurzes Flachbandkabel (einige Zoll) mit der FPGA-Karte verbunden ist.
Edit2: Wenn ich die Frage umformulieren kann: Wenn ich mir den Platz und die Kosten der Uhrpuffer leisten kann, gibt es mögliche Nachteile? Oder wäre das der sichere Weg, dies zu tun?
Antworten:
Es wird kein Problem geben (außer für zusätzliche Leistung und Kosten), wenn Sie einen Clock-Fanout-Puffer in diesem Design verwenden, aber ich bezweifle, dass Sie ihn tatsächlich benötigen .
Da sich Ihre DACs alle innerhalb von 5 Zoll voneinander befinden, sollten Sie mit einem einzelnen Empfangspuffer am Ende des Flachbandkabels einverstanden sein. Das Fan-Out aus dem Empfangspuffer kann entweder ein Stern mit Quell-Serien-Terminierung für jede Fanning-Out-Zeile sein, wie in Apalopohapas Antwort, oder eine Daisy-Chain mit einer geteilten Terminierung am anderen Ende. Die geteilte Beendigung wäre ein Widerstand gegen Erde und einer gegen Vcc, was ein Thevenin-Äquivalent von R0 zu VCC / 2 liefert. R0 würde abhängig von Ihrer Gleisgeometrie Ihrer nominalen Übertragungsleitungsimpedanz entsprechen. Die Verwendung einer charakteristischen Impedanz von 50 Ohm ist üblich. Sie sparen jedoch Strom, wenn Sie einen höheren Wert wie 75 oder 100 Ohm verwenden.
Bei einem Abstand von maximal 5 Zoll zwischen DACs würden Sie von einem Unterschied der Aktualisierungszeiten zwischen den DACs von bis zu 1 ns bei einer Abtastperiode von 8 ns sprechen. Der Zeitunterschied wäre über Zeit und Temperatur sehr wiederholbar, da er nur von den Spurlängen zwischen den Chips abhängt.
NB Denken Sie daran, dass Sie, wie auch immer Sie Ihr Taktsignal puffern, auch Ihre Datensignale puffern möchten, um deren Verzögerung zu verwalten und die korrekten Abtast- und Haltezeiten an den DAC-Eingängen aufrechtzuerhalten.
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Sie können einen R Ohm-Widerstand (ersetzen Sie R durch die charakteristische Impedanz Ihrer Spur) in Reihe für jeden Taktlüfter "so nah wie möglich" am Pin im fpga schalten (und keinen internen Vorwiderstand verwenden) fpgas Angebot). Auf diese Weise sterben Reflexionen von jedem Knoten ab, wenn sie zur Quelle zurückkehren, und verursachen keine doppelten Trigger an den anderen Eingängen.
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