Wann sind zwei Uhren asynchron?

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Ich habe eine Situation, in der der Referenztakt von PLL_0 von einer Taktquelle kommt und einen Takt (mit dem Namen C0) mit freq0 und und C0 als Referenztakt für PLL_1 ausgegeben wird und der Ausgangstakt C1 und C1 an PLL_2 ausgegeben wird und ausgegeben wird C2.

Bitte beachten Sie die folgende Abbildung zum besseren Verständnis.

schematisch

simulieren Sie diese Schaltung - Schema erstellt mit CircuitLab

Können wir in der obigen Situation sagen, dass die Uhren C2, C1 und C0 miteinander synchron sind?

Hinweis: Ich möchte hinzufügen, dass freq0, freq1 und freq2 keine ganzzahligen Vielfachen voneinander sind.

digital-logic clock ssgr
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Takte sind asynchron, wenn sie nicht in Phase sind oder ihre Frequenzen nicht ein Vielfaches der anderen sind.
Lucas92
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Warum brauchst du dieses Wort? Sie sind sicherlich nicht unabhängig, aber es scheint sehr mühsam zu sein, andere Dinge mit einzelnen Zyklen der verschiedenen Uhren zu verbinden.
Die einzige Möglichkeit, wie C0, C1 und C2 synchron sind (zu einem "hohen" Grad), wäre, wenn die Taktquelle der Eingang für alle drei ist (sie wären parallel, nicht in Reihe) und die Frequenzen ganzzahlige Vielfache von sind die Quellfrequenz.
Guill

Antworten:

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Nach meinem Verständnis kann die Bedeutung von "asynchron" / "synchron" je nach Kontext variieren, aber in den meisten Fällen bedeutet synchron, dass Ereignisse in einer festen Phasenbeziehung auftreten .

In Ihrem Fall würde ich ja sagen, die Uhren sind synchron, weil die Phasen fest sind (= gesperrt < P hase L ocked L oops), obwohl sie unterschiedliche Frequenzen haben können und obwohl es einen kleinen Jitter (Phasenrauschen) geben kann.

Quark
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Wenn die Frequenzen nicht ein ganzzahliges Vielfaches voneinander sind, kommt die Phasenverriegelung dann noch in Betracht?
SSGR
Solange das Verhältnis eine rationale Zahl ist, würde ich ja sagen.
Curd
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Wenn f0/f1=T1/T0=m/n (wo m und n sind mehr oder weniger kleine ganze Zahlen) betrachten Phasen von Ereignissen in Bezug auf die Frequenz f=1T0T1. NachT=T0T1Alle periodischen Ereignisse werden mit denselben Phasen erneut auftreten (wiederholen).
Curd
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@pipe: und ich wäre gespannt auf die Implementierung einer PLL, die irrationale Frequenzverhältnisse erzeugen kann.
Curd
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Ja, ich stimme zu, aber synchron ist eines dieser schwarz-weißen Dinge ... entweder ist es oder es ist nicht. Mit einer PLL ist es wirklich kaum, sondern es schwingt um die Synchronität herum. Aber es hängt auch davon ab, was Sie mit den Uhren machen. In vielen Fällen ist es nah genug.
Trevor_G
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Können wir sagen, dass die Uhren C2, C1 und C0 synchron sind?

Ja. Der springende Punkt einer PLL ist, eine Frequenz an eine andere zu "sperren" (Phase eigentlich, aber es stellt sich heraus, dass auch die Frequenz festgelegt wird). Sie können asynchron sein , wenn die PLLs versagen, wobei in diesem Fall die Ausgabe von der PLL könnte eine freilaufende Uhr (worst case) sein.

Zwei Takte sind asynchron, wenn sie nicht voneinander abhängig sind. Beispielsweise sind zwei freistehende Oszillatoren mit genau derselben Frequenz immer noch asynchron, da Sie beim Start immer eine geringe Drift und eine unbekannte Phase haben.

Rohr
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3

Ich würde sehr vorsichtig sagen, dass die Frequenzen synchron sind.

Mit idealen PLLs, die keinen Phasenjitter hatten, können Sie diesen Anspruch möglicherweise geltend machen, aber in Wirklichkeit gibt es einige Variationen im Taktflanken-Timing. Wenn Sie also Logik mit mehreren Takten fahren, kann es zu asynchronen Race-Bedingungen kommen, die von diesem Phasenjitter vorgegeben werden.

Die Uhren können "in der Stimmung" sein, aber synchron ist eine Überanweisung. In Wirklichkeit befindet sich eine PLL in einem kontinuierlichen Zustand des Ein- und Ausstiegs aus der Synchronität. Ob dies mit einem bestimmten PLL-Design für Ihre speziellen Anforderungen "nah genug" ist, ist eine andere Frage.

Trevor_G
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Was ist dann DEINE Definition von synchron?
Curd
@Curd genau wie deine, es ist nur so, dass echte PLLs dir diese "feste Phasenbeziehung" nicht ganz geben . Sie machen über n-Zyklen, aber nicht von Zyklus zu Zyklus.
Trevor_G
Eine sehr gute und nicht nur hypothetische Unterscheidung.
Pipe
@Trevor: Aber auch Uhren, die von anderen Uhren nicht von PLL, sondern von Zählern (oder einer anderen Kombination von Logikgattern) abgeleitet wurden , haben zusätzlichen Jitter (da Sie niemals garantieren können, dass Gatter bei genau demselben Schwellenwert schalten). Der Jitter ist nur viel kleiner als der von PLLs. Es ist nur ein Unterschied in der Quantität, nicht in der Qualität.
Curd
@Curd wahr, aber Teilerschaltungen neigen dazu, feste Anstiegs- und Abfallphasenverzögerungen zu haben, so dass diese "feste Phasenbeziehung" vorliegt. Anyhoos .. Sie verstehen, "Vorsicht ist angebracht".
Trevor_G
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Nach einer Wörterbuchdefinition zu urteilen, würde ich sagen, dass diese nur für einen wahrscheinlich winzigen Bruchteil der Zeit synchron sind. Synchron bedeutet, dass gleichzeitig etwas passiert. Diese PLLs ticken einmal in einem blauen Mond im gleichen Takt, wenn sie keine ganzzahligen Vielfachen voneinander sind. In 99,99% der Fälle sind sie asynchron. Es gibt keine Logik, die Sie von diesen separaten Blöcken aus steuern könnten, die Sie jemals als synchron bezeichnen könnten. In jeder der PLL-Domänen können Sie über synchrone Logik verfügen. Wenn Sie jedoch Ihre gesamte Logik in Kombination mit allen drei Domänen der PLL betrachten, wird sie asynchron zueinander.

Horta
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Genau. Insbesondere wenn für jede PLL unabhängige Taktbäume erstellt werden, müssen Sie diese als asynchron zueinander betrachten.
Michael
Zwei synchrone Takte bedeuten NICHT, dass beide Taktsignale gleichzeitig Flanken haben müssen.
Curd
@Curd Nur so funktioniert die synchrone Logik.
Horta
Nach Ihrem Verständnis können ein 2-MHz-Takt und ein 1-MHz-Takt, die vom ersten durch einen durch 2 teilenden Taktteiler abgeleitet werden, nicht synchron sein, da Taktflanken nicht gleichzeitig auftreten.
Curd
@Curd in der Tat. Sie sind jetzt asynchron. Nur so funktioniert die digitale Logik zusammen. Dies ist der Hauptbereich, in dem ich synchron oder asynchron gehört habe. Die 1-MHz-Logik interagiert nicht mit der 2-MHz-Logik, es sei denn, Sie verfügen über spezielle asynchrone Mechanismen, um diesen Unterschied zu berücksichtigen.
Horta
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Nein, sie sind in der Definition nicht synchron, sie sind verknüpft, Sie haben eine primäre Quelle, aber Sie haben Verzögerungs- und Schleifenbandbreitenprobleme, eine PLL "jagt" immer ein Fehlersignal und es wird durch die Einschwingzeit des definiert Schleife? Tatsächlich spielt es also immer "Aufholjagd", da kaskadierte Rückkopplungsschleifen zu einem sehr instabilen Design führen (Audio? Oszillation), außerdem ist es frequenzabhängig, da es Filtereffekte gibt, so dass die Schleifenbandbreite schlecht definiert ist ? Wenn Sie weitere Informationen wünschen, lautet meine E-Mail-Adresse: [email protected]. Ich hoffe, ich kann einem Kollegen bei einem Problem helfen. Pat Hogan (Msc EPD)

Patrick Hogan
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