VHDL: ODER-Verknüpfung von Bits eines Vektors

Ich möchte die Bits eines Vektors zusammen ODER-verknüpfen. Angenommen, ich habe einen Vektor namens example(23 downto 0)und möchte alle Bits in einen anderen Vektor ODER verknüpfen. Gibt es eine Möglichkeit, dies zu tun, bei der es nicht darum geht, zu gehen example(0) or example(1) or ...example(23)?

or_reduceist, was Sie wollen, und es ist verfügbar in std_logic_misc. Unterstützt von A und X für FPGAs.

Verilog verfügt über einen praktischen "Reduktionsoperator", der genau das tut, wonach Sie fragen: Er |example[23:0]gibt das Ergebnis der ODER-Verknüpfung aller Bits derexample Vektors an.

Leider hat VHDL diesen Operator nicht. Nach dem comp.lang.vhdl FAQ , obwohl

Es gibt keinen vordefinierten VHDL-Operator, der eine Reduktionsoperation für alle Vektorbits ausführt (z. B. für "oder" alle Bits eines Vektors). Die Reduktionsoperatoren können jedoch leicht implementiert werden:

[Überspringen eines Beispiels, das keine 'X'- und' Z'-Werte verarbeitet]

    function or_reduce( V: std_logic_vector )
                return std_ulogic is
      variable result: std_ulogic;
    begin
      for i in V'range loop
        if i = V'left then
          result := V(i);
        else
          result := result OR V(i);
        end if;
        exit when result = '1';
      end loop;
      return result;
    end or_reduce;
    ...
    b <= or_reduce( b_vec );