Berechnung des Pulldown-Widerstands für ein bestimmtes MOSFET-Gate

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Ich habe viele ähnliche Fragen gesucht und gelesen, aber keine konkrete Antwort gefunden, um den korrekten Wert für einen Pulldown-Widerstand für das Floating Gate eines MOSFET zu berechnen. Es sieht so aus, als würde jeder der Frage mit 1K, 10K oder 100K ausweichen, "sollte funktionieren".

Wenn ich einen N-Kanal hatte IRF510 und ich wollte das Tor von 9V schalten ein laufen von 24 V bei 500 mA, welchen Wert sollte ich für das Tor des Pull - Down - Widerstand verwenden und wie haben berechnen Sie diesen Wert?VDS

rdivilbiss
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dh gibt es etwas in dem Datenblatt, das ich suchen sollte?
rdivilbiss
Jemand wird eine bessere Erklärung haben, als ich liefern kann, aber nein, das ist keine einfache Sache, die Sie im Datenblatt sehen werden. Dinge wie die Ansteuerung des MOSFET und die erforderliche Schaltgeschwindigkeit spielen ebenfalls eine Rolle. Wenn Sie nach einer Beispielkalkulation suchen (auch wenn diese hypothetisch ist), ist es möglicherweise wert, diese Dinge in der Frage zu erwähnen.
PeterJ
Danke für deinen Kommentar. Ich suche in der Tat einige Berechnungen. Die Antwort kommt von Stephen,:;
rdivilbiss
Ich bin auch an einer vollständigen Antwort interessiert, aber meine Erfahrung mit MOSFETs besteht darin, den niedrigstmöglichen Widerstandswert (um das thermische Rauschen zu reduzieren, das das Gate des MOSFETs darstellt) vom Gate zum Gate zu wählen Die Erdung basiert auf Ihrer Gate-Spannung und der Belastbarkeit Ihres Widerstands (verschiedene Widerstandstypen wirken sich auch auf den Rauschpegel aus).
Luc
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Das Bild in Abb. 17 ist KEIN Pulldown-Widerstand. Es bildet ein RC-Tiefpassfilter (das C kommt vom Gate selbst), um die Kanten der Testwellenform zu glätten. Ein Pulldown verbindet das Gate mit Masse (Source).
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Antworten:

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Hier ist ein quantitativer Weg, um die Grenzen eines akzeptablen Gate-Abschlusswiderstands für Leistungs-MOSFETs zu bestimmen . Rg

Dies wird ein Lazy Lazy Lazy ( ) -Ansatz sein. Damit: L3

  • Sehr einfaches FET-Modell, nur , C gs und R g enthalten. CgdCgsRg
  • FET-Kondensatoren werden nur als linear angesehen.
  • Das FET-Gate wurde durch zur Source hinuntergezogen .Rg
  • Zwangsspannung nicht komplizierter als eine lineare Rampe verwendet. Vds

Die Absicht eines ( ) -Ansatzes ist es, mit minimalem Aufwand ein Maximum an Einsicht / Nutzen zu erzielen, indem ein Modell verwendet wird, das so einfach wie möglich, aber dennoch aussagekräftig ist. L3

Bildbeschreibung hier eingeben

Das Modell ist ein einfacher kapazitiver Teiler mit Widerstandsabsenkung. wurde in der Frequenzdomäne gelöst und dann für die Zeitdomäne inverses Laplace transformiert. Vgs

Mit diesem Modell werden drei Betriebszustände analysiert:

  1. Rg
  2. RgVdsVds
  3. Rg

Rg

Rg

VgsCgdVdsCgd+Cgs

VgsVdsCgdCgs

Vds-max
CgdCrss
CgsCcissCgd
Vgth-min

Vgs

Rg

Rg

VgsCgdVdsSlpRg(1etRg(Cgd+Cgs))

VdsSlpVdsRgVgs

VdsRg

Warum sollte man sich das überhaupt ansehen? Wenn das alles ist, können wir uns alle einfach umdrehen, wieder einschlafen und glücklich sein. Aber es steckt noch viel mehr dahinter. Schauen wir uns als nächstes ein wenig davon an.

Rg

VdsVds

Vgs(20pF) (25V/50nsec) Rg(1e50 nsec(20pF + 115pF) Rg)

RgVgsRg

RgVdsVdsVds

Vds

Rg

Rg

CgsCgdVds

Für einen Serien-LC-Resonanzkreis:

ZoRZoLC

CgsZoRgZoRgZo

Einige Dinge zu beachten

  • Rg
  • RgRgRgmaxRgRgmin
  • Alle FETs zeigen dV / dt-Effekte, insbesondere ältere Technologieteile.

Betrachten Sie dies als das minimale Wissen, das über den Gate-Schaltungswiderstand in MOSFETs benötigt wird.

gsills
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Tolle Antwort, braucht mehr Stimmen!
Bitrex
Rg
Sie haben eine enorme Lehrfähigkeit, die Logik kann vom Anfang bis zum Ende Ihrer Antwort verfolgt werden - wirklich großartig! Ich habe mein Versprechen nicht vergessen und jetzt, da ich genug Ansehen habe, werde ich deinen Kommentar unterstützen, gsills, yay! Du bist episch! | @scanny Wenn ich es richtig verstehe, wird der Pulldown-Widerstand R_gs value cases 2,3 über das Widerstandsnetzwerk vom Gesamtwiderstand R_gs_total =: R_g abgeleitet.
Jon Ardaron
Wie kann man den VdsSlp für einen bestimmten MOSFET bestimmen? Sie haben geschrieben: "Sehen wir uns den IRF510 an, bei dem die Vds in 50 Nanosekunden linear von 0 auf 25 V ansteigen." Wie berechnet man diese Zeit?
19.
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1 kΩ, 10 kΩ oder 100 kΩ sollten funktionieren.

Überlegen Sie, was der Zweck eines Pulldowns ist und wann es darauf ankommt. Während des normalen Betriebs wird das Tor im Allgemeinen aktiv in beide Richtungen angetrieben. Ein Pulldown-Widerstand bringt dann nichts, und ein Bester steht ihm nicht im Weg.

Normalerweise dient ein Pulldown dazu, den FET während des Startvorgangs ausgeschaltet zu halten, während die aktive Gate-Ansteuerschaltung hochohmig ist. Dies kann beispielsweise der Fall sein, wenn das Gate direkt von einem Mikrocontroller-Pin angesteuert wird. Es kann 10 ms dauern, bis die Uhr des Mikros zu laufen beginnt und die Anweisungen ausgeführt werden, die den Pin in einen bekannten Ausgangszustand versetzen. Das könnte schlecht sein, wenn der FET nur einige µs auf einmal eingeschaltet sein sollte, um beispielsweise die Sättigung eines Induktors zu verhindern. In solchen Fällen könnte nicht nur der FET, der beim Einschalten aufwacht, einen übermäßigen Strom verursachen, sondern dieser übermäßige Strom könnte tatsächlich verhindern, dass die Versorgung vollständig ansteigt, wodurch die Schaltung im Crowbar-Modus im Wesentlichen unbegrenzt gehalten wird.

Also, was sind die Kriterien für die Entscheidung über den Wert des Pulldowns? An einem Ende muss der Widerstand niedrig genug sein, damit das Gate rechtzeitig entladen wird und trotz kapazitiver Kopplung von Anlauftransienten im niedrigen Zustand gehalten werden kann. Das Gate eines FET hat einen sehr hohen Widerstand und sieht meist kapazitiv aus. Selbst ein großer Widerstand kann eventuell die Gatekapazität entladen. Der limitierende Faktor ist, wie schnell das Gerät aus- und wieder eingeschaltet werden kann. Normalerweise ist dies jedoch nicht das Problem. Das Gate trotz Starttransienten niedrig zu halten, ist viel schwieriger zu beurteilen, da es fast unmöglich ist zu wissen, wo diese Transienten herkommen und wie stark sie an den Gateknoten gekoppelt werden. Aus diesem Grund sehen Sie einen solchen Bereich. Niemand weiß wirklich, was gebraucht wird, also experimentieren und reduzieren sie oder wahrscheinlicher wähle eine nette Nummer. Die Vorstellung der Menschen von nett ist unterschiedlich.

Auf der anderen Seite möchten Sie nicht, dass der Pulldown einen erheblichen Strom verbraucht, der sonst dazu führen würde, dass das Gate schnell oder überhaupt in die Höhe getrieben wird. Wenn Sie einen FET-Treiber verwenden, der während des Umschaltens 1 A liefern kann, sind die zusätzlichen 10 mA von 1 kΩ Pulldown so gut wie irrelevant. Wenn andererseits das Gate direkt von einem Mikro-Pin angesteuert wird, können die zusätzlichen 5 mA eines 1 kΩ-Pulldowns eine erhebliche Unannehmlichkeit sein. In diesem Fall wären 10 kΩ besser. Es ist selten notwendig, höher zu gehen, aber in einigen Stromkreisen mit geringer Leistung, in denen der FET für längere Zeit eingeschaltet ist, möchten Sie möglicherweise 100 kΩ.

Wie gesagt, 1 kΩ, 10 kΩ oder 100 kΩ sollten funktionieren.

Olin Lathrop
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Danke für deinen Beitrag. Ich habe den tiefsten Respekt vor Ihrem Wissen, aber alles andere in der Elektronik scheint mathematisch so genau zu sein (sogar etwas so Einfaches wie das Ohmsche Gesetz), dass es so scheint, als sollte es auch so sein. Vielleicht erwarte ich zu viel; aber es hinterlässt einen schlechten Geschmack in meinem Mund.
rdivilbiss
@rdivil: Manchmal hat man einen weiten Spielraum und manchmal sind die Parameter für die Berechnung schwer vorherzusagen. Dies ist hier der Fall.
Olin Lathrop
Nochmals vielen Dank für Ihren weisen Rat. Ich werde eine neue Frage zu dem folgenden Artikel eröffnen. link
rdivilbiss