Ich kenne zwei Möglichkeiten, wie eine VHDL-Variable mit einem Synthesewerkzeug synthetisiert wird:
- Variable als kombinatorische Logik synthetisiert
- Unbeabsichtigt als Latch synthetisierte Variable (wenn eine nicht initialisierte Variable einem Signal oder einer anderen Variablen zugewiesen wird)
Auf welche andere Weise kann eine VHDL-Variable synthetisiert werden? (Beispiel: Kann es als FF interpretiert werden?)
Wenn Sie den Wert in einer Variablen verwenden, bevor Sie ihn speichern, erhalten Sie den Wert, der zuletzt gespeichert wurde, als der Prozess ihn gespeichert hat (in einem getakteten Prozess den Wert aus einem vorherigen Taktzyklus). Das wird als Register oder FF synthetisiert.
Natürlich erhalten Sie im ersten Taktzyklus Müll, es sei denn, Sie haben die Variable in einer Reset-Klausel initialisiert.
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