Als «synthesis» getaggte Fragen

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VHDL: ganze Zahlen für die Synthese?

Ich bin ein bisschen verwirrt, ob ich in VHDL ganze Zahlen für Synthesesignale und Ports usw. verwenden soll. Ich benutze std_logic auf höchster Ebene Ports, aber intern ich wurde überall lagen ganze Zahlen verwenden. Ich bin jedoch auf einige Verweise auf Personen gestoßen, die sagten, Sie sollten...

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Wie kann ich in VHDL "egal" -Signale angeben?

In Logic Design-Kursen haben wir alle gelernt, dass es möglich ist, eine Logikfunktion zu minimieren, beispielsweise mithilfe einer Karnaugh-Karte oder des Quine-McCluskey-Algorithmus . Wir haben auch erfahren, dass "Don't Care" -Werte das Minimierungspotential erhöhen. Nehmen Sie zum Beispiel eine...

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Generische kostenlose Verilog-Synthesetools?

Gibt es kostenlose oder Open-Source-Synthesetools, mit denen Verilog RTL in eine generische Gate-Netzliste konvertiert werden kann? (Bestehend aus generischen NAND-, NOR-, XOR-, D-Flops / Registern usw. Eine Optimierung ist nicht erforderlich.) Wenn nicht für die vollständige Sprache, wie wäre es...

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ASIC-Verfeinerung Muss ich alle möglichen Kombinationen überprüfen?

Ich mache derzeit eine ASIC Black Box-Überprüfung. Angenommen, ich habe ein Modul mit 200 Eingangsports mit jeweils 12 Bit Breite und einen Ausgangsport mit 64 Bit Breite. Sagen wir, es ist rein kombinatorisch im Inneren. [11:0] +------------+ inputport 0 ------/------> | | ....