Was verursacht dieses Knie in meinem MOSFET-Drain-Spannungsabfall?

ENDGÜLTIGES UPDATE: Verstehe ein zuvor mysteriöses Wackeln der Leistungs-MOSFET-Schaltwellenform! @Mario hat hier unten die Hauptursache aufgedeckt, die sich von sogenannten VDMOS- Geräten unterscheidet, die für viele Leistungs-MOSFETs wie den IRF2805 typisch sind.

UPDATE: Einen Hinweis gefunden! :) :)

@PeterSmith erwähnt in einem der folgenden Kommentare eine hervorragende Ressource zum Verständnis der Gate-Ladungsspezifikationen in MOSFET-Datenblättern.

Auf Seite 6, am Ende des zweiten Absatzes, wird vorübergehend auf die Idee verwiesen, dass konstant wird ( ändert sich nicht mehr als Funktion von V D S ), wenn v G D > 0 ist. Der Mechanismus wird nicht erwähnt , aber ich habe darüber nachgedacht, was mit v G D am Knie passieren könnte :$C_{GD}$$V_{DS}$$v_{GD}$$v_{GD}$

Und Waffensohn, es stellt sich heraus, dass es genau dort ist, wo über 0 V steigt.$v_{GD}$

Wenn also jemand versteht, was dieser Antriebsmechanismus ist, wäre das die richtige Antwort :)

Ich mache eine genaue Untersuchung der MOSFET-Schalteigenschaften als Teil meiner Untersuchung der Schaltwandler.

Ich habe eine sehr einfache Schaltung wie folgt eingerichtet:

Welches erzeugt diese MOSFET-Einschaltwellenform bei der Simulation:

Ein Knie erscheint im Drain-Spannungsabfall um ca. 20% in das Miller-Plateau.

Ich habe die Schaltung aufgebaut:

Und der Umfang bestätigt die Simulation recht gut:

$C_{gd}$

Kann mir jemand, der mehr Erfahrung mit MOSFETs hat, helfen, das zu verstehen?

Die Steigung der Drain-Spannung hängt von der Gate-Drain-Kapazität Cgd ab. Bei fallender Flanke muss der Transistor Cgd entladen. Zusätzlich zum Laststrom für den Widerstand muss er auch den Strom senken, der durch Cgd fließt.

Es ist wichtig zu beachten, dass Cgd kein einfacher Kondensator ist, sondern eine nichtlineare Kapazität, die vom Betriebspunkt abhängt. Bei Sättigung gibt es keinen Kanal auf der Drain-Seite des Transistors und Cgd ist auf die Überlappungskapazität zwischen Gate und Drain zurückzuführen. Im linearen Bereich erstreckt sich der Kanal zur Drain-Seite und Cgd ist größer, da jetzt die große Gate-Kanal-Kapazität zwischen Gate und Drain vorhanden ist.

Wenn der Transistor zwischen Sättigung und linearem Bereich übergeht, ändert sich der Wert von Cgd und damit auch die Steigung der Drain-Spannung.

Die Verwendung von LTspice Cgd kann mithilfe der Simulation "DC-Betriebspunkt" überprüft werden. Die Ergebnisse können mit "View / Spice Error Log" angezeigt werden.

Für eine Vgs von 3,92 V beträgt Cgd etwa 1,3 npF, da Vds hoch ist.

   Name:          m1
Model:      irf2805s
Id:          1.70e-02
Vgs:         3.92e+00
Vds:         6.60e+00
Vth:         3.90e+00
Gm:          1.70e+00
Gds:         0.00e+00
Cgs:         6.00e-09
Cgd:         1.29e-09
Cbody:       1.16e-09

Für eine Vgs von 4 V ist Cgd mit etwa 6,5 ​​nF aufgrund der niedrigeren Vds viel größer.

Name:          m1
Model:      irf2805s
Id:          5.00e-02
Vgs:         4.00e+00
Vds:         6.16e-03
Vth:         3.90e+00
Gm:          5.15e-01
Gds:         7.98e+00
Cgs:         6.00e-09
Cgd:         6.52e-09
Cbody:       3.19e-09

Die Variation von Cgd (mit Crss bezeichnet) für unterschiedliche Vorspannungen ist in der nachstehenden Darstellung aus dem Datenblatt ersichtlich.

Der IRF2805 ist ein VDMOS-Transistor, der ein anderes Verhalten für Cgd zeigt. Aus dem Internet :

Der diskrete vertikale doppelt diffundierte MOSFET-Transistor (VDMOS), der üblicherweise in Schaltnetzteilen mit Platinenpegelschaltmodus verwendet wird, weist ein Verhalten auf, das sich qualitativ von den obigen monolithischen MOSFET-Modellen unterscheidet. Insbesondere (i) ist die Körperdiode eines VDMOS-Transistors anders mit den externen Anschlüssen verbunden als die Substratdiode eines monolithischen MOSFET, und (ii) die Nichtlinearität der Gate-Drain-Kapazität (Cgd) kann mit der einfachen Abstufung nicht modelliert werden Kapazitäten monolithischer MOSFET-Modelle. In einem VDMOS-Transistor ändert sich Cgd abrupt um die Gate-Drain-Spannung Null (Vgd). Wenn Vgd negativ ist, basiert Cgd physikalisch auf einem Kondensator mit dem Gate als einer Elektrode und dem Drain auf der Rückseite des Chips als der anderen Elektrode. Diese Kapazität ist aufgrund der Dicke des nichtleitenden Chips ziemlich gering. Aber wenn Vgd positiv ist, Der Chip leitet und Cgd basiert physikalisch auf einem Kondensator mit der Dicke des Gateoxids. Traditionell wurden aufwendige Teilschaltungen verwendet, um das Verhalten eines Leistungs-MOSFET zu duplizieren. Es wurde eine neue intrinsische Gewürzvorrichtung geschrieben, die dieses Verhalten im Interesse der Rechengeschwindigkeit, der Zuverlässigkeit der Konvergenz und der Einfachheit des Schreibens von Modellen kapselt. Das DC-Modell ist dasselbe wie ein monolithischer MOSFET der Ebene 1, außer dass die Länge und Breite standardmäßig eins sind, sodass die Transkonduktanz direkt ohne Skalierung angegeben werden kann. Das AC-Modell ist wie folgt. Die Gate-Source-Kapazität wird als konstant angenommen. Es wurde empirisch festgestellt, dass dies eine gute Annäherung für Leistungs-MOSFETs ist, wenn die Gate-Source-Spannung nicht negativ angesteuert wird. Die Gate-Drain-Kapazität folgt der folgenden empirisch gefundenen Form:

Für positives Vgd variiert Cgd als hyperbolischer Tangens von Vgd. Für negatives Vdg variiert Cgd als Bogen-Tangente von Vgd. Die Modellparameter a, Cgdmax und Cgdmax parametrisieren die Gate-Drain-Kapazität. Die Source-Drain-Kapazität wird durch die abgestufte Kapazität einer Körperdiode geliefert, die über die Source-Drain-Elektroden außerhalb der Source- und Drain-Widerstände geschaltet ist.

In der Modelldatei finden Sie folgende Werte

Cgdmax=6.52n Cgdmin=.45n

UPDATE: Mario hat oben die richtige Antwort erhalten, also lassen Sie diese nur aus historischen Gründen. Dieses Verhalten scheint alles damit zu tun zu haben, dass es sich um ein VDMOS handelt (wie viele Leistungs-MOSFETs, die ich sammle), was möglicherweise erklärt, warum viele der allgemeinen MOSFET-Ressourcen (die sich tendenziell auf monolithische MOSFETs konzentrieren) dieses Phänomen nicht erwähnt haben.

Ok, gerade als ich aufgeben wollte, dies zu verstehen, haben mir die Interwebs einen Bissen gewährt:

Dies stammt aus dem IXYS Application Note AN-401 , Seite 3.

Es gibt keine Erklärung für die Gerätephysik dahinter, aber ich bin vorerst damit zufrieden genug. Diese Kurve würde die Beugung, die ich sehe, gut erklären.

$V_{GS}$$V_{DS}$$V_{GD}$$V_{GS} - V_{DS}$$V_{GD}=0$

Wenn jemand eine Referenz hat oder die Physik gut genug kennt, um die obige Kurve zu erklären, wäre ich sehr dankbar. Ich werde jedem, der kann, den richtigen Antwort-Cookie geben :)

Ich habe eine Frage: Warum sollte die Steigung linear sein?

Tatsächlich fällt der Widerstand des MOSFET-Kanals während 150 ns des Miller-Plateaus von nahezu unendlich auf einen sehr kleinen Wert. Selbst wenn es linear abfällt, ist die Ausgangsspannung des Teilers, der durch R = 100 Ohm und R DS des MOSFET gebildet wird, nicht linear.

Und es gibt eine nichtlineare Abhängigkeit von R DS von der Gate-Ladung; Sie können es nicht in Datenblättern finden, aber wir wissen, dass es nicht linear ist.

Daher ist dieses Verhalten natürlich.

Meiner Meinung nach haben Sie einen wirklich guten Testaufbau , es ist jedoch nicht gut, einen Leistungs-MOSFET von einer 50-Ohm-Quelle in einem realen Stromkreis anzusteuern.