Ich programmiere einen Altera Cyclone IV mit Verilog und Quartus II. In meinem Design möchte ich beide Flanken einer Uhr verwenden, damit ich die Taktteilung durch einen ungeraden Faktor mit einem Tastverhältnis von 50% durchführen kann. Hier ist ein Ausschnitt aus meinem Code: always @(posedge...
Mein HDL-Compiler (Quartus II) generiert Timing-Berichte. Darin haben die Knoten eine Spalte "Taktversatz". Die einzige Definition des Zeitversatzes, die ich gefunden habe, ist in der TimeQuest-Dokumentation (siehe Seite 7-24): Verwenden Sie den set_clock_uncertaintyBefehl , um die Taktunsicherheit...
Diese Frage ist eine Folgefrage der bestehenden Frage: "Wann werden Latches besser verwendet als Flip-Flops in einem fpga, das beides unterstützt?" . Wenn die Verwendung von Latches in FPGAs auf seltenste oder seltenste Situationen beschränkt ist, warum haben FPGAs überhaupt Latches? Ich meine, die...
Bedeutet ALM "Adaptives Logikmodul"? www.altera.com/literature/ds/ds_nios2_perf.pdf 1. Juli 2013 - Ein ALUT entspricht ungefähr 1,25 LEs. Bedeutet LE logisches Element und ALUT adaptive Nachschlagetabelle?
Normalerweise initialisiere ich Statusregister meiner FSMs durch Angabe eines Anfangswertes in meinem VHDL-Code, sodass ich nach dem Start des konfigurierten FPGA keinen Rücksetzimpuls benötige. Das folgende Beispiel zeigt dies durch einen "Ringzähler", der nur alle Zustandsregister zusammenführt:...