Angenommen, ich habe diese beiden Codes: module wire_example( a, b, y); input a, b; output y; wire a, b, y; assign y = a & b; endmodule und der zweite ist: module reg_combo_example( a, b, y); input a, b; output y; reg y; wire a, b; always @ ( a or b) begin y = a &...
Ich habe eine DE0-Karte mit einer 50-MHz-Uhr, die ich in Verilog auf 100 Hz senken möchte. Könnte mir jemand mit dem Code helfen, um dies zu
Ich versuche, in Verilog einen bidirektionalen Port zu verwenden, damit ich Empfangsdaten über diesen senden kann. Mein Problem ist, dass beim Versuch, dem Port innerhalb einer Aufgabe einen Wert zuzuweisen, immer wieder eine Fehlermeldung angezeigt wird. Was ist der richtige Weg, um diesen...
Ich stelle eine ALU zusammen, die ich auf einem FPGA synthetisieren möchte. Der Carry-Look-Ahead-Addierer ist derjenige, den viele im Gegensatz zum Ripple-Carry-Addierer verwenden. Ein Gedanke kam mir jedoch in den Sinn. Die Ripple-Carry-Addierer, die ich zuvor zusammengestellt habe, haben einfach...
Ich hatte vor, ein HDL zu lernen (vorzugsweise Verilog, da ich in den folgenden Semestern einen Kurs darin belegen muss). Mein ursprünglicher Plan war es, zuerst die Syntax zu lernen und dann alle digitalen Systeme zu implementieren, die ich in meinem Kurs für digitale Elektronik mit HDL studiert...