Kann mir jemand sagen, was der Unterschied zwischen RTL und Verhaltens-Verilog-Code ist? Gibt es auf diesen beiden Ebenen eine klare Abgrenzung zwischen den
Mein HDL-Compiler (Quartus II) generiert Timing-Berichte. Darin haben die Knoten eine Spalte "Taktversatz". Die einzige Definition des Zeitversatzes, die ich gefunden habe, ist in der TimeQuest-Dokumentation (siehe Seite 7-24): Verwenden Sie den set_clock_uncertaintyBefehl , um die Taktunsicherheit...
Geschlossen. Diese Frage ist nicht zum Thema . Derzeit werden keine Antworten akzeptiert. Möchten Sie diese Frage verbessern? Aktualisieren Sie die Frage so dass es beim Thema für Elektrotechnik Stapel Börse. Geschlossen vor 5 Jahren . Es gibt viele kostenlose SPICE- und Verilog-Simulatoren wie...
Ich analysiere einen Verilog-Code und habe so etwas gefunden wire z = |a & b; Während der Simulation verhält sich der Code genauso wie wire z = a & b; Also habe ich mich gefragt, was das |(Rohr-) Symbol bedeutet. Hat es einen Einfluss auf die Simulation /
Gibt es kostenlose oder Open-Source-Synthesetools, mit denen Verilog RTL in eine generische Gate-Netzliste konvertiert werden kann? (Bestehend aus generischen NAND-, NOR-, XOR-, D-Flops / Registern usw. Eine Optimierung ist nicht erforderlich.) Wenn nicht für die vollständige Sprache, wie wäre es...
Ich bin derzeit an einem Universitätsprojekt zur Implementierung eines Prozessors eines vorhandenen Befehlssatzes beteiligt. Die Idee ist, dass ich am Ende des Projekts in der Lage sein sollte, dieses Design zu synthetisieren und es in einem FPGA auszuführen. Bis jetzt läuft alles gut. Ich habe vor...
Ich bin mir bewusst, dass verschiedene Unternehmen unterschiedliche Definitionen für Berufsbezeichnungen haben, aber ist "Logikdesign" im Allgemeinen dasselbe wie "Design digitaler
Ich habe ein parametrisiertes Modul in Verilog, bei dem die Parameter eine Taktrate und eine Aktualisierungsrate sind, mit denen berechnet wird, wie viele Inaktivitätszyklen zwischen Instanzen einer sich wiederholenden Operation eingefügt werden. Es ist jedoch sehr einfach, Parameter einzustellen,...
Ich verwende einen PIC12F675 für ein Projekt, und bis auf eine Sache funktioniert alles einwandfrei . GP4 funktioniert nicht als digitales E / A. Ich habe mir die Konfigurationen und den Code viel angesehen, aber nichts gefunden. Konfiguration: #pragma config FOSC = INTRCCLK #pragma config WDTE =...
Ich möchte ein Schema einer bestimmten Verilog-Modulhierarchie erstellen, das zeigt, welche Blöcke mit welchen anderen Blöcken verbunden sind. Ähnlich wie das Debussy / Verdi nschema-Tool von Novas / Springsoft oder eines von mehreren EDA-Tools, die einen grafischen Design-Browser für Ihre RTL...
wire [7:0] dummyWie kann ich ein gegebenes Signal nmal verketten ? Das heißt, gibt es eine Notation für Folgendes: {dummy, ..., dummy} // n
Ich habe ein Projekt, das 34 Makrozellen eines Xilinx Coolrunner II verbraucht. Ich bemerkte, dass ich einen Fehler hatte und verfolgte ihn wie folgt: assign rlever = RL[0] ? 3'b000 : RL[1] ? 3'b001 : RL[2] ? 3'b010 : RL[3] ? 3'b011 : RL[4] ? 3'b100 : RL[5] ? 3'b101 : RL[6] ? 3'b110 :...
Beim Schreiben von Verilog verwende ich verschiedene "Linters", die Fehler und Warnungen ausgeben. Dies sind mein Simulator (ModelSim), mein Compiler (Quartus II) sowie ein Linter (Verilator). Zusammen habe ich eine gute Abdeckung für häufige Fallstricke, wie z. B. Fehlanpassungen der Busgröße und...
Was ist der Unterschied zwischen >>und >>>in Verilog / System Verilog? Ich weiß, dass ==nur für 1 und 0 ===getestet wird , während für 1, 0, X, Z getestet wird. Wie ähnelt das dem
Die Verilog- alwaysAussage, nämlich always @(/* condition */) /* block of code */ führt das aus, block of codewann immer conditiones erfüllt ist. Wie ist ein solcher alwaysBlock in Hardware
Ich habe immer gelesen, dass im RTL-Code deklarierte Verzögerungen niemals synthetisiert werden können. Sie sind nur für Simulationszwecke gedacht und moderne Synthesewerkzeuge ignorieren Verzögerungsdeklarationen im Code. Zum Beispiel: x = #10 y;wird als betrachtetx = y; vom Synthesewerkzeug . Was...
Ich stelle eine ALU zusammen, die ich auf einem FPGA synthetisieren möchte. Der Carry-Look-Ahead-Addierer ist derjenige, den viele im Gegensatz zum Ripple-Carry-Addierer verwenden. Ein Gedanke kam mir jedoch in den Sinn. Die Ripple-Carry-Addierer, die ich zuvor zusammengestellt habe, haben einfach...
Ich hatte vor, ein HDL zu lernen (vorzugsweise Verilog, da ich in den folgenden Semestern einen Kurs darin belegen muss). Mein ursprünglicher Plan war es, zuerst die Syntax zu lernen und dann alle digitalen Systeme zu implementieren, die ich in meinem Kurs für digitale Elektronik mit HDL studiert...
Angenommen, ich habe diese beiden Codes: module wire_example( a, b, y); input a, b; output y; wire a, b, y; assign y = a & b; endmodule und der zweite ist: module reg_combo_example( a, b, y); input a, b; output y; reg y; wire a, b; always @ ( a or b) begin y = a &...
Ich habe den folgenden Verilog-Code, der nach dem Drücken einer Taste nacheinander 8 Bytes an die serielle Schnittstelle sendet. Das Problem ist, dass die Bytes nicht in der richtigen Reihenfolge gesendet werden, was ich erwarten würde. Wenn ich zum Beispiel die Bytes 0xDE, 0xAD, 0xBE, 0xEF,...