Als «vhdl» getaggte Fragen

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FPGA Firmware Design: Wie groß ist zu groß?

Ich habe eine besonders große Signalverarbeitungstransformation, die von Matlab nach VHDL portiert werden muss. Es erfordert definitiv eine Art von Ressourcenteilung. Ein bisschen Berechnung gab mir Folgendes: 512 Fuß von 64 Punkten 41210 Multiplikations-Additions-Operationen Wenn man bedenkt, dass...

fpga vhdl xilinx
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Cheap FPGA dev board [geschlossen]

Geschlossen. Diese Frage ist nicht zum Thema . Derzeit werden keine Antworten akzeptiert. Möchten Sie diese Frage verbessern? Aktualisieren Sie die Frage so dass es beim Thema für Elektrotechnik Stapel Börse. Geschlossen vor 4 Jahren . Ich möchte mit FPGA beginnen, habe aber noch nie zuvor mit...

fpga vhdl jtag
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Buchempfehlungen zum FPGA [geschlossen]

Geschlossen. Diese Frage ist nicht zum Thema . Derzeit werden keine Antworten akzeptiert. Möchten Sie diese Frage verbessern? Aktualisieren Sie die Frage so dass es beim Thema für Elektrotechnik Stapel Börse. Geschlossen vor 2 Jahren . Welche Buchtitel würden Sie empfehlen, um mit FPGAs und VHDL...

fpga books vhdl
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Codebeispiel für FIR / IIR-Filter in VHDL?

Ich versuche, mit DSP in meinem Spartan-3-Board zu beginnen. Ich habe eine AC97-Karte mit einem Chip von einem alten Motherboard hergestellt und bisher ADC ausgeführt, die Samples mit einer Zahl <1 multipliziert (Lautstärke verringern) und dann DAC. Jetzt möchte ich einige grundlegende...

fpga vhdl dsp iir fir
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Wie kann ich in VHDL "egal" -Signale angeben?

In Logic Design-Kursen haben wir alle gelernt, dass es möglich ist, eine Logikfunktion zu minimieren, beispielsweise mithilfe einer Karnaugh-Karte oder des Quine-McCluskey-Algorithmus . Wir haben auch erfahren, dass "Don't Care" -Werte das Minimierungspotential erhöhen. Nehmen Sie zum Beispiel eine...

vhdl synthesis optimization
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Unterschied zwischen If-else- und Case-Anweisung in VHDL

Ich möchte verstehen, wie verschiedene Konstrukte in VHDL-Code in RTL synthetisiert werden. Kann mir jemand den Unterschied zwischen If-Else- Konstrukt- und Case-Anweisungskonstrukten eines Prozesses in VHDL hinsichtlich der Art und Weise erklären, wie der Code vom Synthesetool in die RTL-Schaltung...

vhdl code-design rtl
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Verwenden Sie heutzutage VHDL?

Ich bin ein Student der Elektrotechnik und studiere die Hardwarebeschreibungssprache VHDL. Ich habe bei Google nach einer IDE gesucht (ich bin auf einem Mac), aber diese Sprache scheint ziemlich tot zu sein. Hier ist meine Frage: Wird VHDL in meinem zukünftigen Job als Elektrotechniker für mich...

vhdl
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VHDL: ODER-Verknüpfung von Bits eines Vektors

Ich möchte die Bits eines Vektors zusammen ODER-verknüpfen. Angenommen, ich habe einen Vektor namens example(23 downto 0)und möchte alle Bits in einen anderen Vektor ODER verknüpfen. Gibt es eine Möglichkeit, dies zu tun, bei der es nicht darum geht, zu gehen example(0) or example(1) or...

vhdl
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Wie debugge ich rote Signale in ModelSIM?

Ich muss eine Zustandsmaschine entwerfen, die nur NAND-Gatter für den kombinatorischen Teil und D-Flip-Flops für die sequentielle Logik verwendet. Alles sollte mit einer Uhr von 1 GHz / 53 laufen. Bevor Sie mich jetzt mit "Wir machen Ihre Hausaufgaben nicht für Sie" angreifen, möchte ich Ihnen...

digital-logic vhdl modelsim
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Newbie-Projekte auf einem FPGA?

Gesperrt . Diese Frage und ihre Antworten sind gesperrt, da die Frage nicht zum Thema gehört, aber historische Bedeutung hat. Derzeit werden keine neuen Antworten oder Interaktionen akzeptiert. Ich bin zwei Wochen von meinem ersten College-Kurs für digitales Logikdesign entfernt, und anscheinend...

fpga design vhdl verilog
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MD5 VHDL-Pipeline

Ich versuche, eine dreistufige MD5-Pipeline gemäß diesem Link zu implementieren . Insbesondere die Algorithmen auf Seite 31. Es gibt auch ein anderes Dokument, das die Datenweiterleitung beschreibt. Dies erfolgt in einem FPGA (Terasic DE2-115). In diesem Projekt gibt es keine Schaltpläne, nur...

fpga vhdl