Ich lerne, ein FPGA zu verwenden (Papilio Development Board, das ein xilinx spartan3e hat, mit vhdl). Ich muss einen eingehenden Impuls durch eine (fest codierte) Zahl teilen. Ich kann 3 Optionen sehen - ungefähr als Pseudocode (am Beispiel von 10 Zählungen): Initialisierung auf 0, bei Erhöhung der...
In einem Artikel über strahlungsharte FPGAs bin ich auf diesen Satz gestoßen: "Ein weiteres Problem bei Virtex-Geräten sind halbe Latches. Manchmal werden in diesen Geräten halbe Latches für interne Konstanten verwendet, da dies effizienter ist als die Verwendung von Logik." Ich habe noch nie von...
Was ist der Unterschied zwischen: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; und ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Was sind die Einschränkungen bei der Verwendung von BIT über STD_LOGIC und umgekehrt? Sind sie vollständig austauschbar? Ich...
Ich bin mir bewusst, dass verschiedene Unternehmen unterschiedliche Definitionen für Berufsbezeichnungen haben, aber ist "Logikdesign" im Allgemeinen dasselbe wie "Design digitaler
Ich bin derzeit an einem Universitätsprojekt zur Implementierung eines Prozessors eines vorhandenen Befehlssatzes beteiligt. Die Idee ist, dass ich am Ende des Projekts in der Lage sein sollte, dieses Design zu synthetisieren und es in einem FPGA auszuführen. Bis jetzt läuft alles gut. Ich habe vor...
Ich möchte ein Schema einer bestimmten Verilog-Modulhierarchie erstellen, das zeigt, welche Blöcke mit welchen anderen Blöcken verbunden sind. Ähnlich wie das Debussy / Verdi nschema-Tool von Novas / Springsoft oder eines von mehreren EDA-Tools, die einen grafischen Design-Browser für Ihre RTL...
Ich möchte einen Block kombinatorischer Logik mit VHDL entwerfen, aber gelegentlich enthält das synthetisierte Ergebnis einen unbeabsichtigten Latch. Welche Codierungsrichtlinien muss ich befolgen, damit der Synthesizer keine Latches ableitet? Beispiel: Soll ich in einem kleinen Codesegment...
Ich entwerfe eine Tastatur in VHDL. Alles funktioniert gut, wenn nur eine einzige Taste gedrückt wird. Ich scanne jede Spalte nach einem Tastendruck in einer Zustandsmaschine und wenn keine Taste gedrückt wird, schalte pin4pin6pin7pin2 = "0000"ich zum Scannen der nächsten Spalte in den nächsten...
Hintergrund Dies ist ein persönliches Projekt; Beim Anschließen eines FPGA an einen N64 werden die vom FPGA empfangenen Bytewerte dann über UART an meinen Computer gesendet. Es funktioniert tatsächlich ziemlich gut! Zu zufälligen Zeiten fällt das Gerät leider aus und wird dann wiederhergestellt....
Ich kenne zwei Möglichkeiten, wie eine VHDL-Variable mit einem Synthesewerkzeug synthetisiert wird: Variable als kombinatorische Logik synthetisiert Unbeabsichtigt als Latch synthetisierte Variable (wenn eine nicht initialisierte Variable einem Signal oder einer anderen Variablen zugewiesen wird)...
Ich habe die folgende VHDL-Funktion, die eine gegebene mxn-Matrix amit einem nx1-Vektor multipliziert b: function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for...
Ich bin völlig neu in der Welt der FPGAs und dachte, ich würde mit einem sehr einfachen Projekt beginnen: einem 4-Bit-7-Segment-Decoder. Die erste Version, die ich rein in VHDL geschrieben habe (es ist im Grunde eine einzige Kombination select, keine Uhren erforderlich) und es scheint zu...
Ich beschreibe ein System in VHDL. Dieses System enthält bereits einen Prozessor, einen DDR-SDRAM-Controller und einen VGA-Controller. VGA liest Pixel aus dem SDRAM (bereits validiert und im FPGA bewährt). Obwohl VGA und SDRAM bereits miteinander kommunizieren, muss die Verbindung zwischen...
Ich habe ein Altera DE2-Board und versuche, Sprites zu zeichnen. Ich habe Probleme beim Implementieren eines Bildschirmpuffers. Ich habe eine Anzeigeeinheit, die mit einer Rate von 25 MHz Pixel für die VGA-Anzeige ausgibt. Ich hatte gehofft, einen Puffer in SDRAM zu implementieren. Die...
Ich arbeite daran, ein bereits funktionsfähiges großes FPGA-Design mit einem 64-Bit-Datenbus zu verbessern und zu bereinigen. Eine der aufgeworfenen Fragen ist: "Sollten wir alle unsere Busse auf AXI4Lite / APB umstellen oder sollten wir sie so lassen, wie sie sind?" Einige sind AXI4Lite und einige...
Auf den ersten Blick würde man erwarten, dass sich der folgende VHDL-Quellcode wie ein Schieberegister verhält. In diesem q wäre im Laufe der Zeit "UUUU0", "UUU00", "UU000", "U0000", "00000", .... Stattdessen ist es immer Unach fünf (oder mehr) aufeinanderfolgenden Taktzyklen. Warum ist...
Ich habe mich gefragt, warum VHDL einen booleschen Datentyp hat. Wann schneidet '0' oder '1' es nicht? Ist Boolean anders
Kann jemand erklären, warum der Carry-Skip-Addierer den gleichen kritischen Pfad wie der normale Carry-Ripple-Addierer hat? Mein Lehrbuch sagt, dass ein kritischer Pfad auftritt, wenn ein Übertrag in LSB generiert und dann durch den Rest des Addierers weitergegeben wird. So wie ich es sehe, tritt...
Diese Frage ist eine Folgefrage der bestehenden Frage: "Wann werden Latches besser verwendet als Flip-Flops in einem fpga, das beides unterstützt?" . Wenn die Verwendung von Latches in FPGAs auf seltenste oder seltenste Situationen beschränkt ist, warum haben FPGAs überhaupt Latches? Ich meine, die...
I2C verwendet Open-Collector-Ausgänge. FPGAs haben solche Ausgänge nicht. Sie haben jedoch Tri-State-Puffer. Wie sollte der Open-Collector-Ausgang in einer VHDL für ein FPGA definiert werden? Wie soll der Open-Collector-Ausgang in der Testbench hochgezogen werden? dh wie modelliert man den...