Kann mir jemand sagen, was der Unterschied zwischen RTL und Verhaltens-Verilog-Code ist? Gibt es auf diesen beiden Ebenen eine klare Abgrenzung zwischen den
Ich arbeite in einem Team, das sowohl Treibersoftware als auch FPGA-Entwicklung durchführt. Die FPGA-Simulation wird in Modelsim durchgeführt und die Treibersoftware wird in C geschrieben. Um das Integrationsrisiko zu minimieren, würde ich gerne die Interaktion zwischen den beiden Hälften unseres...
Heutige FPGAs haben DSP-Blöcke eingebaut, die neuesten FPGAs haben sogar IEEE-754-kompatible Gleitkommaeinheiten eingebaut. Es ist möglich, eine DSP-Entität / ein DSP-Modul mithilfe einer GUI zu erstellen, nachdem die erforderlichen Parameter darin ausgewählt und dann im Entwurf instanziiert...
Ich lerne, ein FPGA zu verwenden (Papilio Development Board, das ein xilinx spartan3e hat, mit vhdl). Ich muss einen eingehenden Impuls durch eine (fest codierte) Zahl teilen. Ich kann 3 Optionen sehen - ungefähr als Pseudocode (am Beispiel von 10 Zählungen): Initialisierung auf 0, bei Erhöhung der...
Wenn ich mich einem Problem in C ++ oder Python nähere, gibt es viele Bibliotheken, die das schwere Heben meines Codes bewirken. Ich denke an GNU GSL , BOOST oder FFTW für C ++ und NumPy oder SciPy für Python. In vielerlei Hinsicht lohnt sich die Codierung in diesen jeweiligen Sprachen aufgrund der...
Was genau sind in der FPGA-Welt falsche Pfadbeschränkungen für einen HDL-Compiler? Warum sind sie
Ich versuche, eine dreistufige MD5-Pipeline gemäß diesem Link zu implementieren . Insbesondere die Algorithmen auf Seite 31. Es gibt auch ein anderes Dokument, das die Datenweiterleitung beschreibt. Dies erfolgt in einem FPGA (Terasic DE2-115). In diesem Projekt gibt es keine Schaltpläne, nur...
In einem Artikel über strahlungsharte FPGAs bin ich auf diesen Satz gestoßen: "Ein weiteres Problem bei Virtex-Geräten sind halbe Latches. Manchmal werden in diesen Geräten halbe Latches für interne Konstanten verwendet, da dies effizienter ist als die Verwendung von Logik." Ich habe noch nie von...
Hintergrund Dies ist ein persönliches Projekt; Beim Anschließen eines FPGA an einen N64 werden die vom FPGA empfangenen Bytewerte dann über UART an meinen Computer gesendet. Es funktioniert tatsächlich ziemlich gut! Zu zufälligen Zeiten fällt das Gerät leider aus und wird dann wiederhergestellt....
Ich bin mir bewusst, dass verschiedene Unternehmen unterschiedliche Definitionen für Berufsbezeichnungen haben, aber ist "Logikdesign" im Allgemeinen dasselbe wie "Design digitaler
Ich entwerfe eine Tastatur in VHDL. Alles funktioniert gut, wenn nur eine einzige Taste gedrückt wird. Ich scanne jede Spalte nach einem Tastendruck in einer Zustandsmaschine und wenn keine Taste gedrückt wird, schalte pin4pin6pin7pin2 = "0000"ich zum Scannen der nächsten Spalte in den nächsten...
Ich bin derzeit an einem Universitätsprojekt zur Implementierung eines Prozessors eines vorhandenen Befehlssatzes beteiligt. Die Idee ist, dass ich am Ende des Projekts in der Lage sein sollte, dieses Design zu synthetisieren und es in einem FPGA auszuführen. Bis jetzt läuft alles gut. Ich habe vor...
Ich möchte ein Schema einer bestimmten Verilog-Modulhierarchie erstellen, das zeigt, welche Blöcke mit welchen anderen Blöcken verbunden sind. Ähnlich wie das Debussy / Verdi nschema-Tool von Novas / Springsoft oder eines von mehreren EDA-Tools, die einen grafischen Design-Browser für Ihre RTL...
Ich bin völlig neu in der Welt der FPGAs und dachte, ich würde mit einem sehr einfachen Projekt beginnen: einem 4-Bit-7-Segment-Decoder. Die erste Version, die ich rein in VHDL geschrieben habe (es ist im Grunde eine einzige Kombination select, keine Uhren erforderlich) und es scheint zu...
Ich kenne zwei Möglichkeiten, wie eine VHDL-Variable mit einem Synthesewerkzeug synthetisiert wird: Variable als kombinatorische Logik synthetisiert Unbeabsichtigt als Latch synthetisierte Variable (wenn eine nicht initialisierte Variable einem Signal oder einer anderen Variablen zugewiesen wird)...
Was ist der Unterschied zwischen: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; und ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Was sind die Einschränkungen bei der Verwendung von BIT über STD_LOGIC und umgekehrt? Sind sie vollständig austauschbar? Ich...
Ich möchte einen Block kombinatorischer Logik mit VHDL entwerfen, aber gelegentlich enthält das synthetisierte Ergebnis einen unbeabsichtigten Latch. Welche Codierungsrichtlinien muss ich befolgen, damit der Synthesizer keine Latches ableitet? Beispiel: Soll ich in einem kleinen Codesegment...
Ich habe die folgende VHDL-Funktion, die eine gegebene mxn-Matrix amit einem nx1-Vektor multipliziert b: function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for...
Ich bin neu im FPGA und nehme derzeit an der HDL-Klasse (insbesondere Verilog) teil. Ich habe ausreichende Kenntnisse im digitalen Design wie kombinatorischen und sequentiellen Schaltungen. Ich möchte ein Projekt erstellen, das dem in diesem YouTube-Video gezeigten ähnelt . Ich weiß auch, dass...
Ich beschreibe ein System in VHDL. Dieses System enthält bereits einen Prozessor, einen DDR-SDRAM-Controller und einen VGA-Controller. VGA liest Pixel aus dem SDRAM (bereits validiert und im FPGA bewährt). Obwohl VGA und SDRAM bereits miteinander kommunizieren, muss die Verbindung zwischen...