Als «hdl» getaggte Fragen

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FPGA VGA Puffer. Wie lese und schreibe ich?

Ich habe ein Altera DE2-Board und versuche, Sprites zu zeichnen. Ich habe Probleme beim Implementieren eines Bildschirmpuffers. Ich habe eine Anzeigeeinheit, die mit einer Rate von 25 MHz Pixel für die VGA-Anzeige ausgibt. Ich hatte gehofft, einen Puffer in SDRAM zu implementieren. Die...

fpga vhdl vga buffer
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Was nützt 'event in vhdl?

Im VHDL-Code für den synchronen Zähler habe ich den folgenden Teil ersetzt process(clock) begin if(clock'event and clock='1')then count <= count + 1; end if; end process mit process(clock) begin if(clock='1')then count <= count + 1; end if; end process Ergebnis bleibt gleich. Warum...

vhdl
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Übungsbasiertes Buch zum Erlernen von Verilog / vhdl?

Ich hatte vor, ein HDL zu lernen (vorzugsweise Verilog, da ich in den folgenden Semestern einen Kurs darin belegen muss). Mein ursprünglicher Plan war es, zuerst die Syntax zu lernen und dann alle digitalen Systeme zu implementieren, die ich in meinem Kurs für digitale Elektronik mit HDL studiert...

vhdl verilog hdl
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Kritischer Pfad für Carry-Skip-Addierer

Kann jemand erklären, warum der Carry-Skip-Addierer den gleichen kritischen Pfad wie der normale Carry-Ripple-Addierer hat? Mein Lehrbuch sagt, dass ein kritischer Pfad auftritt, wenn ein Übertrag in LSB generiert und dann durch den Rest des Addierers weitergegeben wird. So wie ich es sehe, tritt...

vhdl adder
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Richtige Taktgenerierung für VHDL-Testbenches

In vielen Prüfständen sehe ich das folgende Muster für die Taktgenerierung: process begin clk <= '0'; wait for 10 NS; clk <= '1'; wait for 10 NS; end process; In anderen Fällen sehe ich: clk <= not clk after 10 ns; Letzteres gilt als besser, da es geplant wird, bevor ein Prozess ausgeführt...

vhdl
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Multiplikation in VHDL

Ich versuche, einen einfachen MACC zum Laufen zu bringen, aber er macht unerwartete Dinge. Die Multiplikation funktioniert nicht. 00001 * 00001 gibt 00000 aus library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity macc is Port ( clk : in...

vhdl xilinx
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ASIC-Verfeinerung Muss ich alle möglichen Kombinationen überprüfen?

Ich mache derzeit eine ASIC Black Box-Überprüfung. Angenommen, ich habe ein Modul mit 200 Eingangsports mit jeweils 12 Bit Breite und einen Ausgangsport mit 64 Bit Breite. Sagen wir, es ist rein kombinatorisch im Inneren. [11:0] +------------+ inputport 0 ------/------> | | ....

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