Als «digital-logic» getaggte Fragen

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ASIC-Verfeinerung Muss ich alle möglichen Kombinationen überprüfen?

Ich mache derzeit eine ASIC Black Box-Überprüfung. Angenommen, ich habe ein Modul mit 200 Eingangsports mit jeweils 12 Bit Breite und einen Ausgangsport mit 64 Bit Breite. Sagen wir, es ist rein kombinatorisch im Inneren. [11:0] +------------+ inputport 0 ------/------> | | ....

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UND-Gate-Design unter Verwendung von MOSFETs

Informationen zum Entwerfen eines UND-Gatters mit Mosfets vom Typ N: Das erste Bild wird überall verwendet. Es wird jedoch ein zusätzliches Wechselrichterteil verwendet. Ist es nicht möglich, die Schaltung wie unten zu gestalten (zweites Bild)? Wenn nicht, was ist der Grund dafür?...

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Was passiert mit AVR-Registern während Mehrzyklusanweisungen?

Dies ist eher eine theoretische Frage ... (Auch meine erste zu Stack Overflow) Ich frage mich, was mit den Registern des Atmel AVR-Mikrocontrollers (dh ATTINY85) während eines Mehrzyklusbefehls passiert. Das heißt, es ADIWdauert zwei Zyklen, um einem Zwei-Byte-Register (Wortregister) ein...

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Mein erster STM32-Code - bitte kritisieren Sie mich

Ich habe gerade meinen ersten Code auf STM32 geschrieben - blinkende LED. Es kombiniert Fragmente aus verschiedenen Quellen; Bitte kritisieren Sie mich, damit ich lernen kann, wie man richtigen Code schreibt und keine dummen Gewohnheiten lernt. #include "stm32f30x.h" void SysTick_Handler(void);...

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Warum zwei Wechselrichter parallel?

Mein Kurslehrer für elektronische Instrumente stellte mir bei einer Prüfung das folgende Problem vor: \hskip{75pt} a) Welche Bedeutung hat es, die Parallelität zwischen den und für diese Schaltung herzustellen?N.7N7N7N.8N8N8 b) Wie hoch ist die effektive Spannung, die auf den Emissor des...

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Wann sind zwei Uhren asynchron?

Ich habe eine Situation, in der der Referenztakt von PLL_0 von einer Taktquelle kommt und einen Takt (mit dem Namen C0) mit freq0 und und C0 als Referenztakt für PLL_1 ausgegeben wird und der Ausgangstakt C1 und C1 an PLL_2 ausgegeben wird und ausgegeben wird C2. Bitte beachten Sie die folgende...

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Warum haben integrierte TTL-Schaltkreise so komplizierte Schaltpläne für Logikgatter mit so vielen Transistoren im Gegensatz zu RTL?

Ich bin gerade dabei, einen 4-Bit-Computer aus diskreten NPN-BJTs und Widerständen zu bauen. Ich benutze RTL und habe Flip-Flops, Volladdierer und Demultiplexer hergestellt, und bis jetzt funktioniert alles einwandfrei. Warum sind TTL-Chips, die das Gleiche erreichen, auf Transistorebene so viel...