Ich habe Probleme damit, dass ein relativ einfaches FPGA-Design (für einen Altera Cyclone IV) das Timing für die von einem 250-MHz-Takt gesteuerte Logik erfüllt. Ich frage mich daher, wie es kommerziellen Mikroprozessoren (wie dem Intel Core i7) gelingt, das Timing bei Taktfrequenzen zu erreichen,...
Wie misst man die Phasendifferenz zweier Signale gleicher Frequenz in einem FPGA? Angenommen, ich habe zwei 150-MHz-Signale (intern im FPGA), die synchron zueinander sind, aber durch eine konstante Phasendifferenz ausgeglichen sind. Wie könnte ich dies messen? Ich habe bestehende Methoden eines...
Ich arbeite seit den 90er Jahren mit MCUs und habe mich kürzlich mit den Chips der Spartan6-Serie von Xilinx in die FPGA-Szene gewagt. Unter der Annahme eines einfachen Fabrikautomationsdesigns mit Sensoren und Motoren und einiger Intelligenz, um alles miteinander zu verbinden, auf welchem...
Wie viele Zyklen benötigt eine 64-Bit-Gleitkomma-Multiplikation oder -Division mit doppelter Genauigkeit, wenn ein reguläres FPGA wie Xilinx Spartan 3 oder Virtex 5 verwendet wird? Soweit ich weiß, verfügt das FPGA nicht über eine feste FPU, und Sie müssen eine mit den Standard-IEEE-Bibliotheken...
Ich habe ein FPGA-Board gefunden, das mir gefallen hat. Es wird ein Xilinx Spartan 6 LX45 verwendet. Als ich zum Datenblatt für die Spartan 6-Serie ging , hieß es nur, dass es 43.661 Logikzellen gab. Wie viele Tore entspricht das? Oder wie würde ich die Anzahl der Gesamtgatter aus der Anzahl der...
Ich schaue mir verschiedene FPGAs für mein Dissertationsprojekt an und sehe immer wieder, dass die Multiplikatorblöcke 18x18 Bit groß sind. Warum ist das so? Warum sind sie nicht
Beim Schreiben von Verilog verwende ich verschiedene "Linters", die Fehler und Warnungen ausgeben. Dies sind mein Simulator (ModelSim), mein Compiler (Quartus II) sowie ein Linter (Verilator). Zusammen habe ich eine gute Abdeckung für häufige Fallstricke, wie z. B. Fehlanpassungen der Busgröße und...
Ich hoffe, HDMI / DVI-D für mein nächstes FGPA-Projekt ausgeben zu können, aber mein FPGA bietet keine native Unterstützung für TMDS-Ausgänge. Das FPGA ist ein Spartan 3E und ich glaube, es unterstützt nur LVDS-Differenzsignale. Ich lese viel online über Differenzialsignale und habe eine...
In Anbetracht dessen, dass ich eine Architektur erstellt habe, um eine bestimmte Sache zu tun, schrieb ich zum Beispiel in vhdl. Kann ich es für immer in einem FPGA-Chip "brennen"? Oder wie soll ich vorgehen, um das geistige Eigentum zu schützen und zu wissen, dass es aus dem seriellen...
Ich weiß, dass die FPGA-DSP-Kombination normalerweise für High-End-Leistungselektronik / Ultraschall / MRT / etc. Verwendet wird. Kann der Softprozessor den DSP auch bei FPGAs der unteren Preisklasse wie Spartan 3/6 vollständig ersetzen? Hinzugefügt: Was wäre der Grund für mehrere...
Zuvor habe ich eine Leiterplatte mit diesem ADC-Chip entworfen . Es hat einen digitalen Bus mit 10 Signalen, von denen einige 40 MHz sind. Im Moment haben wir eine vierschichtige Leiterplatte und der ADC ist direkt mit einem Spartan-S6-FPGA mit ~ 1,5 "-Spuren verbunden, das über eine Grundebene...
Ich arbeite daran, ein bereits funktionsfähiges großes FPGA-Design mit einem 64-Bit-Datenbus zu verbessern und zu bereinigen. Eine der aufgeworfenen Fragen ist: "Sollten wir alle unsere Busse auf AXI4Lite / APB umstellen oder sollten wir sie so lassen, wie sie sind?" Einige sind AXI4Lite und einige...
Geschlossen. Diese Frage ist nicht zum Thema . Derzeit werden keine Antworten akzeptiert. Möchten Sie diese Frage verbessern? Aktualisieren Sie die Frage so dass es beim Thema für Elektrotechnik Stapel Börse. Geschlossen vor 2 Jahren . Ich mache ein...
Ich beginne mit programmierbarer Logik und verwende hauptsächlich die schematische Eingabe. (Hey, ich sehe gerne den Schaltplan anstelle von VHDL / VERILOG: P) Ich habe ursprünglich eine Xilinx-CPLD mit 128 Makrozellen verwendet, und das Design verfügt über einen Datenbus und verwendet häufig...
Ich mache derzeit eine ASIC Black Box-Überprüfung. Angenommen, ich habe ein Modul mit 200 Eingangsports mit jeweils 12 Bit Breite und einen Ausgangsport mit 64 Bit Breite. Sagen wir, es ist rein kombinatorisch im Inneren. [11:0] +------------+ inputport 0 ------/------> | | ....
Ich habe den folgenden Verilog-Code, der nach dem Drücken einer Taste nacheinander 8 Bytes an die serielle Schnittstelle sendet. Das Problem ist, dass die Bytes nicht in der richtigen Reihenfolge gesendet werden, was ich erwarten würde. Wenn ich zum Beispiel die Bytes 0xDE, 0xAD, 0xBE, 0xEF,...
Ich beginne mit der VHDL-Codierung und habe einige grundlegende Bildverarbeitungen auf meinem Entwicklungsboard durchgeführt. Ich habe festgestellt, dass die meisten FPGA-Entwicklungskarten häufig DRAM (SDRAM, DDRAM) als RAM verwenden. Zum Beispiel verwende ich eine FPGA-Entwicklungskarte von...
Diese Frage ist eine Folgefrage der bestehenden Frage: "Wann werden Latches besser verwendet als Flip-Flops in einem fpga, das beides unterstützt?" . Wenn die Verwendung von Latches in FPGAs auf seltenste oder seltenste Situationen beschränkt ist, warum haben FPGAs überhaupt Latches? Ich meine, die...
Ich habe eine DE0-Karte mit einer 50-MHz-Uhr, die ich in Verilog auf 100 Hz senken möchte. Könnte mir jemand mit dem Code helfen, um dies zu
Ich habe mein FPGA so programmiert, dass eine einfache 1-MHz-Rechteckfunktion erstellt wird. Wenn ich jedoch die resultierende Funktion auf meinem Oszilloskop anzeige, zeigt sie nach den Kanten eine gewisse Schwingung. Zuerst dachte ich, dies könnten die Fourier-Komponenten sein, aber das scheint...